提到芯片，估计印象最深的就是多少多少纳米，数字越小往往代表技术越先进，对应价格也越贵。比如目前最”先进“制程已经到了2纳米、甚至到了埃米级（1埃米=0.1纳米）。当芯片的制程从初始的“微米”到“埃米”一直进化，其数字背后的真实技术演进与营销迷雾也许更加有趣。本文试着用通俗易懂的语言为你拨开“芯”之迷雾。
芯片制程：从“微米”到“埃米”，数字背后的真实与虚幻
从1971年英特尔4004处理器那粗犷的10微米（μm）制程，到如今宣传中玄妙的“2纳米（nm）”乃至“18埃米（Å）”，芯片制程的数字游戏已经走过了半个多世纪。这些越来越小的数字，究竟是技术突破的真实标尺，还是厂商精心构筑的营销迷局？答案是：它既承载着晶体管微缩的真实物理奇迹，也包裹着行业“各说各话”的虚幻外衣。
一、真实的演进：从微米到纳米的物理革命
在很长一段时间里，制程节点确实代表着真实的物理尺寸。早期，芯片的制程节点直接对应晶体管栅极的长度。例如，0.25微米（250纳米）工艺，其核心特征尺寸就是250纳米。每一次数字的缩小，都意味着芯片集成度和性能的实实在在提升。
制程的演进可以被清晰地划分为几个“时代”：
微米时代（1960s-1990s中期）：从10微米到0.5微米。这是集成电路的拓荒期，遵循着摩尔定律的早期预言稳步推进。
纳米时代（1990年代末-2020年代中期）：从180纳米到5纳米。这是半导体产业爆发的黄金期，伴随着从平面晶体管（Planar）到FinFET（鳍式场效应晶体管）的结构革命。在这一时期，纳米数字虽然开始与实际尺寸脱钩，但其代际更替仍能大体反映技术代差。
埃米时代（2020年代中期-未来）：3纳米、2纳米及以下。晶体管结构正从FinFET向GAA（全环绕栅极）和CFET演进。英特尔率先以“Intel 20A/18A”命名，正式宣告了“埃米时代”的到来。
在这一真实的历史进程中，制程缩小带来的PPA（性能、功耗、面积）提升是毋庸置疑的。例如，从7nm到5nm，晶体管密度可提升约1.7倍，性能提升约20%，功耗降低约30%。这是数万亿美元研发投入堆砌出的物理奇迹。
二、虚幻的泡沫：数字沦为“营销代号”
然而，当制程进入深纳米尺度后，一个残酷的现实浮出水面：“nm”这个单位早已不再是物理尺寸的真实测量，而更像是汽车市场中的“车型代号”。
1.命名与物理尺寸的彻底脱钩
在130纳米之前，芯片的“制程节点”（如180nm、250nm）是一个非常诚实的物理指标，它精准地对应着晶体管上两个最关键的尺寸：栅极长度 (Gate Length)：晶体管的核心尺寸，决定了电子需要“奔跑”的距离。金属半节距(Metal Half-Pitch)：芯片内部最紧密金属连线的间距的一半，代表了互联密度。早在2019年，台积电研发负责人就公开承认：“现在描述工艺水平的XX纳米说法已经不科学了……制程节点已经变成了一种营销游戏”。数据也证明了这一点：所谓“3纳米”芯片，其最小金属间距（一个更真实的衡量指标）大约在22纳米左右；而所谓的“1纳米”工艺，更是不可能在短期内出现在量产线上。不同公司、不同代的“同纳米数字”芯片，其晶体管密度、性能和功耗可能天差地别。例如，三星的5nm工艺不过是其7nm的同代演进，而台积电的5nm则是完整的全新迭代。
【1纳米有多“大”：氢原子的直径约0.1纳米，具体来说4个硅原子或10个氢原子排成一列，长度就约等于1纳米】
请注意：以上数据来源于行业分析（如WikiChips）和ASML公开资料，是业界普遍认可的估计值，并非台积电官方公布的精确数字。不同厂商对同一代工节点的定义也不同。
2.厂商的“文字游戏”与命名通胀
当物理微缩遭遇瓶颈，一场命名上的“通胀竞赛”开始了。英特尔曾因坚持“14nm+”的保守命名而被戏称为“牙膏厂”，而台积电和三星则通过更激进的命名（如直接叫“10nm”、“7nm”）在消费者心中占据了制高点。最终，连英特尔也选择“入局”，在2021年将自家10nm Enhanced SuperFin工艺更名为“Intel 7”，并引入了“埃米（Å）”这一新概念来提升营销层级。从此，纳米数字失去了公信力，变成了一个纯粹的代际标签。
三、被忽略的真相：芯片强弱不止于制程
认识到数字的虚幻性后，评价一款芯片好坏的标准需要被重新校准。制程并非越小越好，更非唯一标准。
1.边际效应递减与物理极限
当晶体管小到一定程度，量子物理的“隧穿效应”会导致漏电加剧，结果就是“制程越先进，漏电越严重”，芯片发热问题反而愈发棘手。这就是为什么旗舰芯片在狂飙性能的同时，始终难以摆脱发热和功耗控制的难题。
2.成本呈指数级飙升
制程越先进，设计和制造成本的暴涨是指数级的。28nm芯片的设计成本约4000万美元，而5nm则高达5.4亿美元。建立一条3nm量产线的成本更是高达200亿美元以上。如此昂贵的成本，只有手机旗舰SoC、高端AI芯片等极少数高附加值产品才能承受。对于汽车、家电、工业控制芯片而言，成熟工艺（如28nm、14nm）在性能、成本和稳定性上达到了完美的“甜点”。
3.架构设计才是真正的“灵魂”
一个被广泛忽略的事实是：决定芯片最终性能上限的，是架构设计而非制程本身。同样的7nm工艺，不同公司的芯片性能可能相差30%以上。一个优秀的架构设计师可以凭借28nm工艺设计出体验不输某些10nm芯片的产品。迷信制程数字，就像买车只看轮胎尺寸而不看发动机和变速箱。进入等效纳米制程阶段后，单纯靠缩小晶体管尺寸的“几何微缩”路线已经走不通了。厂商主要通过晶体管架构、光刻技术、供电设计、系统封装这四个层面的协同创新，来持续提升密度并降低功耗，基于这些微观结构的创新，摩尔定律依然还在延续，当物理极限不能再被突破后，芯片性能提升依赖的是材料、器件、工艺、设计、架构和封装的全方位、系统级的复杂工程。
四、 回归理性：我们该如何看待“埃米时代”？
面对即将泛滥的“1nm”和“埃米级”芯片宣传，我们需要保持清醒。“埃米（Å）”本身也是一个营销术语。英特尔的“18A”并非指1.8nm的物理尺寸，而仅仅是其技术世代的一个代号。台积电和三星也并未在命名上跟进埃米，而是继续使用“N2”、“SF2Z”等说法。埃米时代的到来，更多地象征着行业从依靠单纯尺寸微缩，转向依靠架构创新（如GAA、背面供电BSPDN）和先进封装（如CoWoS、Foveros）的“后摩尔时代”。
当物理极限已经无法突破，传统的摩尔定律面临失效，我们的科技将何去何从？华为提出的“韬（τ）定律”，正是在芯片制程逼近物理极限的“末路”下，开辟出的一条全新的技术路线。它的核心思路可以概括为：不再单一依赖“把晶体管做得更小”（空间缩微），而是转向“让信号传输得更快”（时间缩微）。从“规则跟随”到“范式引领”的转变，华为为“后摩尔时代”的半导体产业发展提供了独特的“中国方案”。
给从业者和爱好者的建议：当我们再次看到“XX纳米”芯片时，请不要再纠结于那个空洞的数字。真正需要关注的核心指标是：晶体管密度（每平方毫米晶体管数）、能效比（每瓦性能）、以及最终产品的实际体验。在微观世界，数字越小未必越好；在真实世界，平衡与适用才是永恒的真理。
参考文献
[1]台积电研发副总黄汉森公开承认制程节点已成“营销游戏”：2019年，台积电技术研究副总经理黄汉森在公开场合表示，现在描述工艺水平的“XXnm”说法已经不科学了，因为它与晶体管栅极已经不是绝对相关，“制程节点已经变成了一种营销游戏”，与科技本身的特性没什么关系了。
[2]台积电7nm芯片的实际金属间距（MP）为36nm：行业分析指出，台积电的7nm工艺，其MP（金属距离）=36nm，GP（栅极距离）=56nm。所谓的“7nm”其实是一种等效说法，芯片的实际精度并不需要真正达到7nm，36nm的精度就已经足够。
[3] ASML披露先进制程实际金属半节距数据：全球唯一EUV光刻机制造商ASML在公开资料中指出：台积电N3（3nm工艺）实际对应的金属半节距为23nm；N2（2nm工艺）为22nm；A14（1.4nm工艺）为21nm；A10（1nm工艺）为18nm。
[4]国际商业战略公司（IBS）芯片设计成本数据：IBS首席执行官Handel Jones表示，设计28nm芯片的平均成本为4000万美元；7nm芯片成本为2.17亿美元；5nm芯片成本为4.16亿美元；3nm芯片设计成本更是高达5.9亿美元。
[5]华为正式提出“韬（τ）定律”：2026年5月25日，在IEEE ISCAS 2026上，华为董事、半导体业务部总裁何庭波正式提出韬（τ）定律——以“时间缩微”替代“几何缩微”，通过逻辑折叠等创新技术，持续压缩信号传播时延。在过去六年的实践中，华为已基于此定律成功设计并量产了381款芯片。
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最后更新：2026年6月18日
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